AMD计划在下一代Zen 6处理器中引入全新的D2D（Die-to-Die）互连技术，以取代自Zen 2时代以来一直使用的SERDES PHY方案。该技术已在Strix Halo APU上完成验证，展现出显著的能效提升与通信延迟优化。
自Zen 2架构起，AMD采用SERDES实现CCD芯粒与I/O芯片之间的高速互连，通过串行化数据跨封装传输并解串还原。然而，这一方案存在明显弊端：序列化与反序列化过程带来额外能耗，且数据转换环节增加通信延迟，难以满足NPU等新兴模块对高带宽、低延迟连接的需求。
Strix Halo APU已试用新型互连方案，依托台积电的InFO-oS（基于基板的扇出型封装）与RDL（重分布层）工艺，在芯片与基板间的中介层布设大量细密并行导线，实现宽并行端口通信。该设计移除了传统SERDES模块，代之以矩形微型焊盘阵列，呈现出典型的扇出结构特征。
新方案使数据无需经历串行化处理，直接以并行方式传输，有效降低功耗与延迟，同时可通过扩展端口数量灵活提升带宽。尽管优势显著，该技术也带来更高设计复杂度：多层RDL制造工艺难度上升，且芯片底部区域被密集布线占用，需重新规划布线优先级。
业界分析认为，Strix Halo所采用的“海量布线”（Sea-of-Wires）互连创新极有可能延续至Zen 6桌面及服务器处理器平台，为AMD在高性能计算场景下的能效比与性能表现提供新的竞争优势。
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