2025年12月17日，Cadence宣布其第三代UCIe IP成功采用台积电N3P制程流片，每通道带宽达64Gbps。该方案针对AI与高性能计算应用优化，支持AXI、PCIe、CXL.io等多种协议，并可与高速PHY无缝集成。在标准封装下，其边缘带宽密度达3.6Tbps/mm，先进封装下更提升至21.08Tbps/mm，显著提升芯粒间互联效率。

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