全氟和多氟烷基物质（PFAS）是电子和半导体行业的主要消费化学品，具有持久性和潜在毒性。本文提出一个框架，用于量化并减少集成电路制造中的PFAS使用。

该框架主要针对设计阶段，通过优化金属层堆叠和图案化复杂性，评估硬件制造中PFAS与隐含碳的权衡，并提供案例研究说明如何减少PFAS使用。研究表明，在7nm工艺节点，使用极紫外（EUV）光刻技术可使含PFAS层减少18%。

背景显示，2020年欧洲电子和半导体制造中使用的PFAS量达4.21千吨，其中69%来自氟聚合物。PFAS可能通过空气、水和土壤释放到环境中，修复方法有限，因此需要在制造阶段减少其使用。

框架包括分析建模工具，用于估算不同工艺节点的PFAS使用量，并结合碳足迹和功耗-性能-面积（PPA）分析。例如，减少后端金属堆叠层数可使脉动阵列中的PFAS层减少1.7倍。

案例研究展示了在系统级芯片（SoC）中优化BEOL层数以减少PFAS的影响。对于DNN训练加速器，从M9优化至M5可减少1.58倍的PFAS使用，仅增加2.4%的芯片面积。

未来机遇包括开发更准确的PFAS定量方法、延长硬件寿命以及探索Chiplet系统的环境可持续性。虽然Chiplet架构可能减少金属互连层使用，但额外封装工艺可能引入更多PFAS。

结论指出，计算系统对环境的影响日益显著，框架旨在推动设计人员优化PFAS使用，促进计算领域的可持续发展。

免责声明：本文内容由开放的智能模型自动生成，仅供参考。